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系統(tǒng)驗(yàn)證工程師

30-80萬/年

學(xué)歷要求：本科及以上
工作經(jīng)驗(yàn)：不限
更新時(shí)間： 2025-06-29

招聘人數(shù)： 10
招聘對(duì)象：應(yīng)屆畢業(yè)生
工作地區(qū)：廣東-深圳市-南山區(qū)

曾源人事經(jīng)理

崗位描述系統(tǒng)驗(yàn)證團(tuán)隊(duì)負(fù)責(zé)芯片流片前和流片后不同階段的芯片系統(tǒng)測(cè)試包括功能性能電氣特性以及yield良率提升等任務(wù)的實(shí)施前硅階段基于ZEBU/Palladium/HAPS/ FPGA等平臺(tái)后硅測(cè)試涉及到但不限于對(duì)示波器邏輯分析儀協(xié)議分析儀等工具的使用發(fā)現(xiàn)和定位芯片硬件問題應(yīng)聘者需要具備良好的底層軟件開發(fā)經(jīng)驗(yàn)底層硬件調(diào)試能力并且需要對(duì)Linux內(nèi)核熟悉具備一定的動(dòng)手和溝通交流能力涉及到的模塊包括但不限于RISC-V corePCIE, ETH, UFS, DDR, I2C,UART, SPIJTAG等崗位職責(zé)1.負(fù)責(zé)RISC V CPU功能和性能測(cè)試代碼的開發(fā)和調(diào)試2.負(fù)責(zé)SOC芯片模塊測(cè)試和驗(yàn)證3.支持SV實(shí)驗(yàn)室的其它日常工作4.負(fù)責(zé)SOC芯片bringup工作
崗位要求:1.電子計(jì)算機(jī)物理等相關(guān)理工科專業(yè)本科碩士或博士學(xué)歷2.優(yōu)先考慮對(duì)PCIE協(xié)議有經(jīng)驗(yàn)的候選人3.具備使用System Verilog進(jìn)行RTL設(shè)計(jì)的經(jīng)驗(yàn)4.能熟練使用python/perl等腳本進(jìn)行開發(fā)工作5.有過底層ARM cpu開發(fā)相關(guān)經(jīng)驗(yàn)6.有相關(guān)系統(tǒng)級(jí)驗(yàn)證經(jīng)驗(yàn)7.喜歡軟件開發(fā)工作特別是對(duì)底層軟件開發(fā)OS驅(qū)動(dòng)工具具有濃厚興趣8.對(duì)RISC-V處理器的實(shí)現(xiàn)有濃厚興趣對(duì)CPU的功能和性能測(cè)試有一定的理解9.具備優(yōu)秀的底層軟件開發(fā)能力最好承擔(dān)過Linux驅(qū)動(dòng)的開發(fā)10.對(duì)底層軟件調(diào)試有一定的經(jīng)驗(yàn)精通C匯編語言

職位類別：系統(tǒng)工程師

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